Interessant

Bediening en timing van SDRAM-besturing

Bediening en timing van SDRAM-besturing


We are searching data for your request:

Forums and discussions:
Manuals and reference books:
Data from registers:
Wait the end of the search in all databases.
Upon completion, a link will appear to access the found materials.


Synchrone DRAM biedt veel voordelen in termen van snelheid en bediening. De timing en werking van de stuursignalen is de sleutel tot de soepele werking van deze vorm van geheugen.

Om de SDRAM correct te laten werken, moet de timing van de stuurleiding correct worden afgehandeld voor een nauwkeurige werking.

Er zijn natuurlijk problemen met de werking en timing die verschillen van andere vormen van geheugen.

SDRAM-besturingssignaalwerking

De asynchrone werking van DRAM veroorzaakte veel ontwerpuitdagingen omdat het gekoppeld was aan een synchroon processorsysteem. Deze problemen werden duidelijker naarmate de processorsnelheden toenamen.

Synchroon dynamisch willekeurig toegankelijk geheugen, SDRAM werkt op een synchrone manier waarbij de commando's worden gesynchroniseerd met de stijgende flank van de klok.

Er zijn verschillende acties die door het geheugen kunnen worden ondernomen. Deze worden bepaald door de toestand van de commandosignalen aan de stijgende flank van de klok.

Er zijn zes stuursignalen die worden gebruikt voor SDRAM-bediening.

  • / CAS Kolom Adres Stroboscoop Samen met / RAS en / WE selecteert deze controlelijn op de SDRAM een van de 8 commando's.
  • CKE Clock inschakelen Wanneer dit signaal laag is, en na één klokcyclus, wordt de SDRAM geblokkeerd en worden er geen commando's geïnterpreteerd ondanks de toestand van andere lijnen.

    De SDRAM wordt actief gemaakt op de stijgende flank van de klok nadat CKE hoog is gemaakt.

  • / CS Chip Select Deze regel wordt gebruikt wanneer meerdere chips samen worden gebruikt en maakt selectie van een bepaalde SDRAM mogelijk. Als deze lijn hoog is, negeert de chip alle andere invoer behalve CKE.
  • DQM-gegevensmasker De DQM-lijn wordt gebruikt om de I / O-gegevens te onderdrukken wanneer deze hoog zijn. Voor leesacties, wanneer de DQM-lijn twee cycli voor een leescyclus hoog wordt verklaard, worden de gelezen gegevens niet uitgevoerd vanaf de chip.

    Er is één DQM-lijn per 8 bits op een x16 geheugenchip of DIMM

  • / RAS Row Address Strobe De / RAS-regel is een commandobit waarmee een van de acht commando's kan worden gekozen wanneer deze samen met / CAS en / WE wordt bevestigd.
  • / WE Schrijven inschakelen Deze regel wordt over het algemeen gebruikt in combinatie met / CAS en / RAS, maar maakt normaal gesproken onderscheid tussen lees-achtige en schrijfachtige commando's.

Er zijn veel opdrachten die kunnen worden verzonden. De meeste bewerkingen bestaan ​​uit een aantal verschillende opdrachten. Een typische reeks kan bijvoorbeeld de volgende opdrachten bevatten:

  1. Activeren: Dit stuurt een rijadres naar de SDRAM om een ​​rij te openen, d.w.z. pagina.
  2. Deselecteer opdrachten: Deze opdrachten binnen de algehele SDRAM-bewerking voldoen aan de timingvereisten voor het geheugen.
  3. Lezen of schrijven: Dit wordt meegestuurd met het kolomadres. Met een geopende rij kunnen verschillende lees- of schrijfopdrachten worden uitgevoerd. Dit maakt veel snellere activiteiten mogelijk omdat nieuwe rijen niet hoeven te worden geopend of gedeactiveerd.
  4. Voorladen: Een voorlaadopdracht is vereist om een ​​rij te sluiten voordat een nieuwe rij kan worden geopend.

SDRAM-timing

SDRAM heeft aanzienlijke voordelen ten opzichte van de meer traditionele RAM. Een van de manieren waarop het dit heeft kunnen bereiken, is door gebruik te maken van de timing van het systeem om een ​​efficiëntere tijdsbesteding te realiseren. Daarom is SDRAM-timing van groot belang.

Er zijn een aantal SDRAM-timings die van groot belang zijn:

  • CAS-latentie: De CAS-latentie is de tijd tussen het opgeven van een kolomadres en het vervolgens terugontvangen van de bijbehorende gegevens. Voor elk systeem wordt de CAS-latentie geprogrammeerd in het SDRAM-modusregister en verwacht door de DRAM-controller. Het wordt gedefinieerd in termen van een bepaald aantal klokcycli.
  • Lees cyclustijd: Dit element van SDRAM-timing is de tijd tussen opeenvolgende leesbewerkingen tot een open rij. Typische cijfers zijn in de orde van 5 ns.

Dit zijn de belangrijkste bedieningselementen en timing-elementen die worden gebruikt voor SDRAM-bediening. Deze besturingen en de timing-elementen stellen de SDRAM in staat om te communiceren met de timing van de processor en op deze manier op een effectieve manier te werken.


Bekijk de video: EN Timing belt inspection and replacement (Juli- 2022).


Opmerkingen:

  1. Jocelyn

    Dit thema is gewoon weergaloos :), heel erg leuk voor mij)))

  2. Treoweman

    Gefeliciteerd, je gedachte zal van pas komen

  3. Samur

    En wat volgt hieruit?



Schrijf een bericht